Verilog基本电路设计之二（时钟无缝切换）

puxiancheng · 发表于 2019-11-12 09:32:56

学习。Verilog基本电路设计之二（时钟无缝切换）

puxiancheng · 发表于 2019-11-12 15:30:34

河源皮发表于 2017-9-13 19:03
mark，自我总结，这并不是一个general的设计，还需要根据具体场景进行灵活修改，主要是下面两个因素：
1， ...

学习了。

爱的魔力转圈圈 · 发表于 2019-11-16 12:35:36

学到了

ranqi · 发表于 2020-2-16 00:45:36

谢谢谢谢谢谢谢谢

thjan65 · 发表于 2020-2-18 22:40:47

tvman2015 · 发表于 2020-2-29 17:22:42

very good ,thanks for your post

classfor · 发表于 2020-9-7 15:54:35

杰克淡定发表于 2017-11-8 08:44
回复 89# 马奎高

我也在想这个问题，求思路

zxyglx · 发表于 2021-2-3 16:42:01

好贴学习了

yuxueqiu123 · 发表于 2021-4-29 14:38:48

有一个问题，加入selb在clka的第5个上升沿前一点点从0跳变到1，由于sela_dly3是在clka的第5个上升沿由0变1，因此二者跳变时间接近，则selb&(~sela_dly3)出现毛刺，该毛刺有可能被clkb采到

fengbohan1 · 发表于 2021-4-30 09:31:16

学习学习

[原创] Verilog基本电路设计之二（时钟无缝切换）