Dc综合各种warning截图，求助

petrel87 · 发表于 2016-5-31 11:23:51

回复 10# 杰克淡定

大神，link用了，详细报出来了warning: QQ图片20160531112359.png

可是我脚本明明加了它啊。还有top层和这个模块的映射也正确。怎么就找不到呢？

petrel87 · 发表于 2016-5-31 11:25:21

回复 10# 杰克淡定

居然是这么大的问题！居然就给个warning....我理解应该是error了。谢谢大神高招。。。。弱问一下。如果映射没错，可能是什么原因导致找不到这个模块？

杰克淡定 · 发表于 2016-5-31 11:48:40

unresolved references 在DC里面确实只是Warning不是Error，所以一定要先保证link没有问题，DC才有必要往下走。不过现在问题已经很明确且范围缩小到sysreg上了，只能靠你自己去检查设计或者是哪里的设置问题了。

petrel87 · 发表于 2016-5-31 16:55:04

回复 13# 杰克淡定

这个warning解决了。现在还是后仿不过。。。最后在厚脸皮请教一次。大神给我指出一下几个必须要消灭的warning吧。。。就是你们的经验
对了。现在出来了个新的warning:
Warning: Design 'TOP1553' contains 8 high-fanout nets. A fanout number of 1000 will be used for delay calculations involving these nets. (TIM-134)
因为要全消灭，工作量太大了。。。哎。你也看到了我那几百warning

petrel87 · 发表于 2016-5-31 17:12:56

回复 8# 杰克淡定

对了。。。dpram模块。因为需要实现双出双入双时钟。我用了shared variable会不会导致不可综合？下图是我后仿的顶层输出端口，在前仿时，配置完寄存器，mdo_b,和mdo_r_b都是正常输出，现在是配置完寄存器后一段时间（绿线段），就红了。。。就红了！这个折磨我很久了。

杰克淡定 · 发表于 2016-5-31 17:36:17

1、是否存在不可综合的，你要去看DC的报告，另外DC后的网表和RTL的formality比对也可以检查
2、即使正确的DC网表，仿真跑红也不奇怪的，因为DC没有时钟树，hold的violation是没清的。一定要拿DC的网表仿真，只能手工去修改sdf以满足时序，这个就看你们自己了。

petrel87 · 发表于 2016-5-31 17:44:39

回复 16# 杰克淡定

膜拜！谢谢啊。我开始手工改sdf....我们这很奇葩，综合出来网表格式是data_1_,sdf是一个炉子出来的格式却是data_reg[1]。
我都对此放弃了，原来还是要带sdf啊。我今天试试手工改动之！
谢谢大神！你真好心！祝你健康愉快啊！

Rohau · 发表于 2019-4-26 20:36:43

谢谢大佬们的分享

frankzf · 发表于 2019-4-30 18:17:30

学习了，虽然看不懂

qiu090909 · 发表于 2019-5-27 11:32:24

谢谢大佬们的分享

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