偶数时钟分频 VHDL 占空比 50%

jitongw

-- Divided by 4, duty 50%
library ieee;
use ieee.std_logic_1164.ALL;
use ieee.numeric_std.ALL;

entity clk_div_4 is
   port ( clk_in     : in    std_logic;
          div_4 : out   std_logic);
end clk_div_4;
architecture BEHAVIORAL of clk_div_4 is
signal cnt : integer := 0;
signal div_temp : std_logic := '0';
begin
process (clk_in) begin
if (clk_in'event and clk_in = '1') then
  if cnt >= 1 then
   div_temp <= not(div_temp);
   cnt <= 0;
  else
   div_temp <= div_temp;
   cnt <= cnt + 1;
  end if;
  div_4 <= div_temp;
end if;
end process;
end BEHAVIORAL;

1。以上程序有没有问题？
2。如果你认为有问题，说明你的理由，并说明你想如何改正。
3。你能用 FPGA 硬件板验证它吗？

我是用 xilinx ChipScope 9.1 来验证
，Altium LiveDesign Evaluation Board。

[ 本帖最后由 jitongw 于 2007-6-5 07:01 编辑 ]

yoyo1234

不能够4分频

jitongw

为什么？？？？

原帖由 yoyo1234 于 2007-6-5 14:37 发表
不能够4分频

snbc

研究研究先。

baolin

谢谢楼主!