求助pad到第一级寄存器的时序不满足，应该怎样处理？？？

风中飞 · 发表于 2016-4-22 22:12:46

用FPGA读取高速AD的数据，发现其中有一位不满足时序，在chipscope中也可以看到这一位从ibuf 到第一级寄存器传输错误，应该怎样处理？修改ucf中的input约束？还是有其他办法处理？

vongy · 发表于 2016-4-23 02:02:27

一般来说可能是约束不正确造成时序不满足要求，修改时序约束。其它方法：
1. 将AD采样模块锁定在管脚附近布局布线
2. 将现在的采样时钟移相，让移相的时钟刚好采样在AD数据的中间。

nbewuxian · 发表于 2016-4-26 17:06:10

可以尝试下列方法：1 利用PLL调整时钟相位；
2 用IDLEY_CTRL调整输入信号的延迟；
3 利用约束文件调整延迟

harry_hust · 发表于 2016-4-26 17:13:46

本帖最后由 harry_hust 于 2016-4-26 17:15 编辑

我给个思路或者建议吧。
Xilinx的FPGA有IOB资源，IOB内部有寄存器，这是PAD到寄存器最短的路径了（当时自己看到的情况是这样）。而且，如果所有的数据输入都用IOB的话，那么信号在FPGA内部的延时都是一致的。

不知道其他FPGA是否有类似的资源可以用。Xilinx的话貌似要在设置里面设置一下，并且rtl设计必须按照其规范做。具体你可以看xilinx相关的user guide。

atomdust · 发表于 2016-4-26 17:51:38

1）Pack I/O registers into IOBS
2）设置OFFSET IN Constraint
3）板级考虑，将ADC布局在FPGA input附近，除非改版，此法暂时不考虑
4）通过DCM调整时钟相位，使得data window满足S/H要求

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