icc timing计算问题

随风的叶 · 发表于 2016-4-6 14:53:45

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本帖最后由随风的叶于 2016-4-6 15:35 编辑

大家好，小弟最近route后考虑cross talk,报timing时候发现一个问题，如下图图1，所示为爆出来的一个reg reg path的setup，发现clock端口到第一个invert有个transtion的变化，从0.1130降到0.1286；接着在图2上爆出同样的path，hold的报告，transition无变化，都是0.1130.，然后通过report delay cal爆出发现图三里有个net slew degradation，net delta slew,不知这个是什么？net slew degra是不是指的电阻效应？这是第一个问题；接着第二个问题，图一的clk_GIB2I1 net上的爆出cap是222.0006，而图二hold的这个net的cap是221.3324，这个区别从哪来的?通过report net爆出来，见图四，这两个值分别对应图四的loadUR和loadLR,查找一些userguide没找到，希望知道的人，告知下，谢谢大家。
QQ截图20160406144641.png

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QQ截图20160406145244.png

随风的叶 · 发表于 2016-4-6 16:28:55

up。。。。

随风的叶 · 发表于 2016-4-6 19:29:15

没人知道吗？求教大神、

随风的叶 · 发表于 2016-4-7 11:14:44

help.....

ryry17 · 发表于 2016-4-7 11:38:10

本帖最后由 ryry17 于 2016-4-7 11:42 编辑

看得真仔细！
LoadUR估计是Load Upper Rise吧 (LR, Lower Rise).
library里描述pin capacitance可能是一个range（for min/max ect.）而不是一个固定的值

随风的叶 · 发表于 2016-4-7 11:53:47

回复 5# ryry17

谢谢r兄的回复，library里确实有个range范围，之前关注过，懂了，那图1，2里的net slew degra是怎么回事呢？是wire电阻引起的吗？为什么min没有？还有那个net delata slew是跟cross talk有关的吗？我看很多都是0，也就是串扰对transition的影响不计入了，谢谢回答

。。

abao123 · 发表于 2016-4-7 15:13:29

回复 1# 随风的叶
第二个问题关于setep和hold报出cap的值有差异，个人理解是因为ocv的原因。

随风的叶 · 发表于 2016-4-7 20:09:15

回复 7# abao123

不是哦，ocv的设置只会对delay进行derate，不会影响报的cap...

随风的叶 · 发表于 2016-4-8 10:19:24

图3中的net slew degra与net delta slew是怎么来的？请教知道的兄弟不吝赐教

。

随风的叶 · 发表于 2016-4-9 14:12:59

up...

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