icc timing计算问题

AveryYoung · 发表于 2016-4-11 08:59:16

第一个图里面transition的变化，应该是输入端的transition换到输出端的。所以有transition变化。
但是第二个图里面的transition在输入和输出端居然没有变化，是不是因为刚好算出来的输出端transition是同样的值。

随风的叶 · 发表于 2016-4-11 10:25:15

回复 11# AveryYoung

谢谢A兄的回答，sta的文档说，driving cell的输出pin的transition到destination pin的transition会延迟，因为互联电阻的原因，见下图，destination pintransition的计算是通过戴维南电压源来计算的，同样见下图，不知道我理解的对不对，既然互联有电阻，net slew deg是不是互联电阻的原因，那为什么同样一个互联线，min情况下就不一样了呢，operating condition max和min都是一样的,可参考帖子图1，谢谢回答。 QQ截图20160411103042.png

单飞已久 · 发表于 2016-4-12 10:57:24

需要高手解决啊！最近两年都没看到陈版主都没出现了。

随风的叶 · 发表于 2016-4-12 22:00:01

up....

AveryYoung · 发表于 2016-4-13 16:19:22

回复 12# 随风的叶

min和max的电阻和电容应该是根据min和max两个路径的情况来算的吧？所以大概是说，A-B是MAX路径，还有一条C-B是min路径？这里的min和max我理解为的是时序上的min和max两个。

随风的叶 · 发表于 2016-4-13 19:52:36

回复 15# AveryYoung

谢谢回答，min和max指的是start-end间算出的最大路径，然后我图里的max,min前面都是同样的path，当然min和max算法不一样，现在问题是这个net slew是从哪来的，为什么min没有.

随风的叶 · 发表于 2016-4-15 16:45:48

up...

zero_0 · 发表于 2016-4-15 16:57:35

Driving 不一样，tlu+不一样，对min 下report delay cal看看。估计是net cap在一定的范围net slew可以忽略，可以通过不断增加fanout或者调整net length做实验

随风的叶 · 发表于 2016-4-15 20:33:45

本帖最后由随风的叶于 2016-4-15 20:36 编辑

回复 18# zero_0

谢谢回答，pvt，tluplus设置的max，min是相同的，report delay cal也报出来了，并没有显示net slew的计算，而且报出的max和min是同一路径，现在是不清楚算法的计算方式，至于您说的设置pvt，tlup不一样，可以尝试看看效果，而现在的情况就不清楚了，如果真的是cap比较小，但max和min的cap是相同的哈，为什么会不一样呢，谢谢。

destiny21 · 发表于 2016-4-17 01:17:52

回复 zero_0

谢谢回答，pvt，tluplus设置的max，min是相同的，report delay cal也报出来了，并没有显示 ...
随风的叶发表于 2016-4-15 20:33

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max和min的transition不同，我的理解是max / min 的 timing window 不一样，crosstalk的影响不同, 导致transition time 有差异。（report_delay_calculation应该有option可以报出crosstalk的情况）要么再查一下clk这个port上113ps 的transition是怎么来的？(set_input_transition/set_clock_transition还是set_driving_cell来的？)

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