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[求助] PLL中CML分频器设计求助

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发表于 2015-12-20 19:12:52 | 显示全部楼层 |阅读模式

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小弟最近在设计一个工作在20GHz的除2分频器,用的是最传统的两个CML latch级联的形式,管子的尺寸都很大,电流也在5~10mA左右,可以实现分频的功能。但小弟有一点不明,从瞬态仿真波形上看,一开始(大概前2ns)差分对管并不是差分工作,对管栅极波形基本一致,使得整个电路在正反馈状态,输出为0,不能分频;但2ns以后就开始能够正常工作了,sensing和latch交替导通,输出二分频的波形。小弟不知为何会有这种从正反馈到负反馈的突然变化。小弟粗略学习了sensitivity的知识,但仿真的现象与输入摆幅关联不大,哪怕输入1uV的摆幅,电路也会经过几纳秒后正常工作,看似与sensitivity无关。求问大家,为何一开始所有的波形都跟着时钟振荡,一会儿以后又都能够正常工作了呢?
小弟在此谢过大家。
发表于 2015-12-21 10:50:36 | 显示全部楼层
回复 1# wangzhaojack


    上图!
发表于 2015-12-21 10:52:01 | 显示全部楼层
回复 1# wangzhaojack


   20GHz?什么工艺?
65nm以下不难实现!


0.11um,90nm就有点麻烦
发表于 2015-12-21 12:18:42 | 显示全部楼层
应该是初始值设置的问题吧,你先把几个节点的正确初始电平设置了。我感觉应该是一开始没有建立起正确的共模
 楼主| 发表于 2015-12-25 22:15:00 | 显示全部楼层
回复 3# semico_ljj


    用的是0.13um工艺。频率是能够实现的。谢谢!
 楼主| 发表于 2015-12-25 22:15:54 | 显示全部楼层
回复 4# hughhuang


    谢谢!应该是这个问题,已经问了老师,老师说是正常现象,电路需要一段时间稳定。
发表于 2015-12-26 00:05:58 | 显示全部楼层
回复 5# wangzhaojack

那你消耗的电流有点大!还有后仿的波形会有一点失真
 楼主| 发表于 2015-12-26 09:42:27 | 显示全部楼层
回复 7# semico_ljj


    是的,消耗的电流很大!CML latch的电流可以达到1mA~15mA!简直了,不过这是我学习的项目,老师说作为学生入门还是可以接受的,^_^
发表于 2015-12-26 12:54:16 | 显示全部楼层
回复 6# wangzhaojack


   不客气。你做过20GHz的2相时钟转10G的4相时钟电路么?或者你有相关资料么?
 楼主| 发表于 2015-12-26 14:07:11 | 显示全部楼层
回复 9# hughhuang


    没有做过。。我做的这个PLL没有多相位的要求。
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