PLL中CML分频器设计求助

hughhuang · 发表于 2015-12-26 17:00:20

回复 10# wangzhaojack

这样啊。我们做的这个锁相环是需要提供10G 4相时钟，我在考虑是做10G 4相好还是20G 2相，然后再2转4.根据某前辈的经验，说20G的2转4需要做成CML的，功耗很大，我在考虑这个CML 2相转4相的功耗到底多大，如果10mA左右的话其实可以接受的。你有什么建议么？

wangzhaojack · 发表于 2015-12-26 17:18:07

回复 11# hughhuang

非常抱歉，我是新手，目前还只会做除2的分频器……关于quadrature输出的我没学过、也没做过。。。因为我这个PLL是给串行I/O用的，好像不需要多相时钟。。你可以查查相关的资料吧。我的这个分频器电流在1mA~15mA大范围内。

hughhuang · 发表于 2015-12-26 18:17:00

回复 12# wangzhaojack

其实我也是给serdes做的

，因为我们RX的CDR是基于PI的，需要4相时钟，所以。。。

我也是新手，以后多多交流吧

wangzhaojack · 发表于 2015-12-26 19:15:30

回复 13# hughhuang

哈哈原来是同行

我才刚入门，以后多多指教，多多交流！

hughhuang · 发表于 2015-12-26 20:24:43

回复 14# wangzhaojack

恩恩

slq402 · 发表于 2016-1-3 20:15:30

回复 4# hughhuang

又见工头

aawangbadan · 发表于 2016-4-13 17:28:45

你好，能教下我吗？、我毕业设计就是一个1.8ghz 的二分频电路设计，实在仿真不出来，有偿，拜托了

aawangbadan · 发表于 2016-4-13 17:29:39

怎么联系你呢？

univerw · 发表于 2016-4-13 19:17:15

回复 18# aawangbadan

大四毕设吧。。。

aawangbadan · 发表于 2016-4-13 19:55:33

回复 19# univerw

恩啊，真的仿不出来，能帮我吗？？跪求啊！！！

[求助] PLL中CML分频器设计求助

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