在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 9970|回复: 21

[求助] 带隙的稳定性问题

[复制链接]
发表于 2015-10-28 10:43:39 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
图像 223.jpg

    我搭建仿真电路如图所示,我想看下带隙的反馈环路是否稳定,于是,用理想OP(gain=10000)和stb仿真了一下,用stb看Phase Margin和频谱波特图,相位只有10多dB,后来把stb去掉,把VDD变成从0到5v的跳变,直接看VREF的瞬态,发现一直是在振荡。
    我想请教大N们,你们做带隙的时候,环路稳定性是怎么分析的?
发表于 2015-10-28 12:14:18 | 显示全部楼层
帮顶一下吧,同学习
 楼主| 发表于 2015-10-28 21:15:13 | 显示全部楼层
我后来把理想OP换成自己的运放结构,在运放输出端接stb仿真,调好指标,Phase Margin:67°,Gain=100dB,Gain Margin:9dB,加启动电路的时候,还是会产生振荡,无法稳定。

请问哪位碰到过这样的问题?恳请指教!
发表于 2015-11-1 02:23:19 | 显示全部楼层
你这个结构有什么好处,提高电源抑制比么。感觉比较奇怪。你这个电路除了运放,比一般的基准结构,多引入了2个极点,很容易震荡。
 楼主| 发表于 2015-11-3 11:52:35 | 显示全部楼层
回复 4# lovekeduo


   直接用一个P管能保证PSRR高吗?我没经验,求指导
发表于 2015-11-3 13:12:11 | 显示全部楼层
回复 5# Luxuchang

只用一个pmos,用长沟道也能达到80db的抑制比。
    进一步提高的话,需要用另外一个基准来作为电源
 楼主| 发表于 2015-11-5 14:11:45 | 显示全部楼层
回复 6# lovekeduo


  PSRR要-90dB,用cascode应该没啥坏处吧
发表于 2015-11-5 14:33:04 | 显示全部楼层
VREF震荡时,你的那个P2/P3gate怎么样子的变化呢?  你是否可以给P3gate一个固定偏置电压。
 楼主| 发表于 2015-11-6 16:45:04 | 显示全部楼层
回复 8# bright_pan

带隙是给别人提供偏置,怎么加固定偏置啊
发表于 2015-11-6 19:25:06 | 显示全部楼层
回复 7# Luxuchang

反正你这种结构在运放的基础上又多2个极点。尤其是R1 R2这个位置,电阻有500K,这个电阻太大了,产生的极点离原点很近,严重影响稳定性。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-25 21:38 , Processed in 0.030079 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表