请教大虾verilog语法。

ddxx

阅读verilog文件见下面代码，不甚明白，敬请帮忙解读。
reg scall_m, scall_w;
always @(negedge clk_i)
begin
if (Platform_u.Platform_u.LM32.cpu.stall_m == 1'b0)
begin
scall_m <= Platform_u.Platform_u.LM32.cpu.scall_x &
Platform_u.Platform_u.LM32.cpu.valid_x;
scall_w <= scall_m & Platform_u.Platform_u.LM32.cpu.valid_m;
end

谢谢。

powermm

你被长长的变量名吓到了吧，这个就是在时钟下降沿到来时if满足就赋值，两个赋值都是与运算

ddxx

回复 2# powermm


    请问这个是标准verilog语法么？

powermm

回复 3# ddxx
不是的吧，正常变量赋值都有初值的，就是要有个复位信号，一般都是异步复位
不知道你这个程序截取的全不，一般if都与else成对出现的，如果缺少else项就会生成锁存器

ddxx

回复 4# powermm


    代码很长，这只是其中一个block。总觉得语法与verilog有差别。

harry_hust

回复 1# ddxx


   这是system verilog，一般用于测试。那些带点的信号是cross module singnal，前面都是hierarchy。

ddxx

回复 6# harry_hust


    谢谢了。