vcs编译vivado库问题

qladxk2008

回复 10# xm900626


   vivado+vcs会生成脚本，你以后可以脱离vivado，用脚本单独做仿真。

xm900626

回复 11# qladxk2008

    我现在用vivado生成了一个PCIE的example design，也找到了工程里面的compile/elaborate/simulate.sh文件，按里面命令的操作没有问题，但是这里用到了vlogan，因为我之前是直接用vcs -full64 -sverilog....进行编译的，我在以前搭的仿真目录下用vlogan尝试了一下，发现用vlogan命令时即使添加了-ntb_opts uvm-1.1也识别不了UVM了。
    不好意思，我对这一块不是很熟，请问下能不能直接通过compilation和simulation两步流程进行仿真？如果可以的话在编译时应该注意什么，或者添加些什么命令？谢谢

qladxk2008

回复 12# xm900626


    1.为什么要用uvm？vivid的example design都是传统的仿真模式。


2. 建议你到xilinx的官网搜索vcs simulation的文档。有比较详细的解释。

xm900626

回复 13# qladxk2008


   我们原来用的就是UVM，只是现在有两个模块是通过PCIE连接的，所以希望在两模块之间添加一个PCIE的功能仿真模型进行仿真，这样对后续调试帮助会比较大，但是vivado例化出来的PCIE控制器涉及底层加密文件，无法直接用VCS编译，需要借助pre-compiled library，之前之所以用PCIE的example design就是想了解vivado编译出来的pre-compiled library是否依然涉及加密，以及这里面的.db、.sdb是怎么使用的

luyaker

如果你要仿真VHDL，那必须使用三步仿真方法（vhdlan）。如果你坚持用两步仿真方法，那可以使用write_verilog -mode funcsim filename.v来生成网表，然后使用网表来仿真。使用三步仿真方法来仿真UVM的方法如下：
vlogan  -full64 -sverilog   -work uvm_lib -ntb_opts uvm
vlogan  -full64 -sverilog -ntb_opts uvm \
+incdir+include_dir  path_to_top_module/top_filename.sv
其中uvm_lib是在synopsys_sim.setup文件里面定义的库名称，2014.3默认的UVM是1.1d，使用其他版本可以参考user guide

laf01

期待..................

laf01

期待..................

洋大侠00

请问你是如何解决这个报vcs—mx，这个问题的：我的路径设置disc/VCS2014.12/amd64/bin，也报这个错误

xm900626

回复 15# luyaker


        你好，之前编译的问题解决了，但是我现在使用三部仿真不会再报错，但是采用这种方法好像没有把通过dpi调用的c文件编译进去，运行直接提示找不到c定义的那个函数，事实上这个c函数已经放在filelist里面了，然后我在analyze这一步用-f filelist命令，在elaborate这一步是加入顶层work.TOP，仿真执行到调用c函数的那个地方就提示该函数未定义，这和我在filelist文件中注释掉那个.c文件报的错误是一样的，所以我怀疑用三部仿真的时候该c函数并没有编译进去，请问你知道这是为什么吗

xm900626

回复 18# 洋大侠00


    报了什么错误