斩波稳定运放，斩波技术问题

sea11038

wewill 发表于 2024-6-19 13:40
前辈，您好。我是将chopper+notch filter用于BGR电路中。BGR电路只有chopper不加notch filter时，低频环 ...

是pstb仿真结果的差异结果么，两个仿真的带宽有什么差异？

wewill

sea11038 发表于 2024-6-19 22:52
是pstb仿真结果的差异结果么，两个仿真的带宽有什么差异？

是pstb的仿真结果。我是将下图的CM密勒电容换成从VG1端口接到电源VDD的电容Cc，iprobe接在了VG1之后，也就是Cc电容之后,最上方PMOS管的栅极处。第一种情况stb仿真：不加入chopper和chopper,低频环路增益为75dB左右，环路增益的3dB带宽为13.5Hz左右，环路增益的单位增益带宽为69KHZ左右 ，相位裕度为87.5°左右；第二种情况pstb仿真：只加入chopper不加入notch filter,低频环路增益为73dB左右，，环路增益的3dB带宽为14.4HZ左右，环路增益的单位增益带宽为69KHZ左右，相位裕度为87.5°左右，第三种情况pstb仿真：加入chopper和notch filter,低频环路增益为43dB左右，环路增益的单位增益带宽为54kHZ,环路增益的3dB带宽为360HZ左右，相位裕度为62°左右。
同时我又将iprobe放在了notch filter的输入也就是运放的输出端口V1处，，环路低频增益为72dB左右，环路增益3db带宽为12HZ左右，环路增益的单位增益带宽为54KHZ左右,相位裕度为62°左右，但是相位裕度曲线是从0°开始上升，不知道iprobe放在哪个位置是正确的，还请前辈指点一下.

sea11038

wewill 发表于 2024-6-20 18:58
是pstb的仿真结果。我是将下图的CM密勒电容换成从VG1端口接到电源VDD的电容Cc，iprobe接在了VG1之后，也 ...

电路里只画了一个chpper模块，只是示意吧？不知道运放的具体结构是怎样的，以及chpping和notch filter的频率和相位关系，还有就是Miller补偿电容改为接VDD是否影响补偿。假定电路设计和仿真设置没有问题，iprobe通常应放置在能完全断开所研究的反馈环路的“单点”位置上，否则仿真结果可能不是所想要看到的真实情况，尤其是在电路有多个环路或复杂环路时。notch filter里有两个接VDD的电容，放在notch filter输入和输出的仿真结果可能是不同的，因为在高频下电容相当于短路，将iprobe的“源端”电路用电容短路和将“负载端”用电容短路对环路产生的效果是不同的(高频)，如果电容短路会引入新的环路或对环路的结构产生影响，那么iprobe的放置位置就需要留意，如果影响是在很高频才体现出来倒是可以忽略，如果是在带内或带宽附近则需要分析。从你的电路来看，放在V1处是较合理的位置，另外你可以试试将iprobe放置在VG1节点Cc电容前边和后边看看仿真波形有否区别，不过感觉你放置位置不同导致的仿真差异有些大，有些奇怪。相位曲线从0°开始上升，可能的原因一个是iprobe放置位置，还有就是一些坛友提到的电路中cascode管的Bulk接的位置(接电源/地与local tie)，这些如果造成了与理想分析时的环路的结构的不同，那么就会导致相位出现变化，仿真器毕竟不是人，不会想当然，只会依据电路的实际情况和具体设置来计算，出现差异还是需要人来分析。

sea11038

wewill 发表于 2024-6-20 18:58
是pstb的仿真结果。我是将下图的CM密勒电容换成从VG1端口接到电源VDD的电容Cc，iprobe接在了VG1之后，也 ...

Ken Kundert的论坛里关于stb分析的一些答复也可做参考：
https://designers-guide.org/forum/YaBB.pl?num=1640645497

wewill

sea11038 发表于 2024-6-23 12:31
电路里只画了一个chpper模块，只是示意吧？不知道运放的具体结构是怎样的，以及chpping和notch filter的 ...

1.“还有就是Miller补偿电容改为接VDD是否影响补偿”。这个应该是不影响补偿的，我仿真了不加notch filter只加入chopper时的pss+pstb，环路是稳定的。我又将notch filter和后面的Cc电容进行pss+pac仿真，在整个BGR环路增益的单位增益带宽内，notch filter+Cc几乎可以等效为RC串联电路,R=1/(2*fs),fs为notch filter的频率,fs频率大概为BGR环路增益的单位增益带宽的3倍左右。所以在单位增益带宽内，相当于运放的输出端并联的一个RC低通滤波器。
2."另外你可以试试将iprobe放置在VG1节点Cc电容前边和后边看看仿真波形有否区别"区别也很大，iprobe放置在VG1节点Cc电容前边低频环路增益值只有十几db，iprobe放置在CG2节点电容后边低频环路增益为四十几dB,两者相差30dB左右。

yi2ha

sea11038 发表于 2024-1-24 10:36
notch filter除了正常的类似RC滤波的效果外还有对斩波频率陷波滤波的作用，可以看看对不同斩波频率的滤波 ...

您好大佬，我目前做的斩波运放+notch结构，运放是二级折叠共源共栅的结构，把它连成了单位增益，希望能够去除这个buffer的失调电压和1/f噪声。目前是tt仿真效果很好，但是蒙特卡洛结果很差，经常无法在三角波的一半处进行滤波，想问下大佬，这个有什么解决方式吗。另外还想问下大佬，我是要测量直流信号，通常滤波器采用什么形式的呢，无源滤波器用的多吗。我担心有源的滤波器中的运放还会引入新的失调。

黑化的玛奇朵

sea11038 发表于 2024-6-23 12:32
Ken Kundert的论坛里关于stb分析的一些答复也可做参考：
https://designers-guide.org/forum/YaBB.pl?num ...

大佬，您好，想请教一下：在bg应用中，fch设置为400kHz、notch_filter的fs设置为200kHz并与fch错开1/4相位，GBW=100kHz，这个取值有问题吗。主要是仿真结果无论是pvt还是mc都表现的非常好，然后很多论文里都是fch<GBW，所以没太懂我的仿真结果是不是bug。

sea11038

yi2ha 发表于 2024-6-25 22:11
您好大佬，我目前做的斩波运放+notch结构，运放是二级折叠共源共栅的结构，把它连成了单位增益，希望能够 ...

首先需判断差的MC仿真点上的瞬态DC工作是否都正常，若有器件因为失配导致工作异常则电路设计的健壮性不足，是DC设计问题；其次三角波是否摆幅过大导致上管或下管某一边电路进入线性区，三角波输出不对称或者变成一阶RC波形，可提高斩波频率或增大滤波电容试试能否改善；斩波/滤波开关的通断是否充分，斩波/滤波时钟的相位关系是否随MC失配仿真有较大差异或畸变，不交叠时钟设置是否合理等等。可能还需要具体电路结构或仿真结果来分析。这种情况无源滤波器足够了

sea11038

黑化的玛奇朵 发表于 2024-6-26 11:31
大佬，您好，想请教一下：在bg应用中，fch设置为400kHz、notch_filter的fs设置为200kHz并与fch错开1/4相 ...

我觉得如果验证没什么问题的话就没问题，后边关键就是版图的事了。如果chopping电路结构是V to I积分形式（(gm*Vos)/C1*(Tchop/2)=(gm/C1)*Vos*(0.5/fchop)=π*GBW/fchop*Vos），斩波频率高了有一定好处，输出摆幅会小，但对于后边notch filter来说除了陷波外的–3dB频率为fs*C1/(2π*C2)，fs=0.5fchop，可见频率高了一阶滤波效果也会略差些，需依据具体设计来确定。但是对于电压放大器则通常需要fchop小于GBW，按照一阶建立要求来确定


补充内容 (2024-6-29 14:05):
notch filter的–3dB频率应为2*fs*C1/(2π*C2)，少了个2

XXXiab

sea11038 发表于 2024-6-27 23:08
我觉得如果验证没什么问题的话就没问题，后边关键就是版图的事了。如果chopping电路结构是V to I积分形式 ...

前辈您好我想问一下运放中用了开关电容共模反馈也是需要用到时钟，同时斩波也用到时钟的话，这两者的频率会有冲突嘛或者说两者对于时钟的设置要区分开来呢？