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查看: 4742|回复: 18

[求助] 为什么module经过DC综合后 端口的数目都变了? 真奇怪

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发表于 2015-7-27 19:19:13 | 显示全部楼层 |阅读模式

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0123.png

原始的.v文件和综合之后得到一个.v文件,为什么综合后的ADD这个module多了一个port呢?
0123.png
发表于 2015-7-27 20:23:17 | 显示全部楼层
表示没有看懂问题说啥
 楼主| 发表于 2015-7-27 20:51:27 | 显示全部楼层
回复 2# icfbicfb

ADD是我自己写的一个加法器,然后把这个ADD在top.v中例化了一次;top.v中除了加法器还有一个乘法器和一个电源控制模块;

然后去DC中进行综合,综合之后,write命令写一个.v文件出来,就是图中的module TOP 可为什么在module TOP中的I_ADD的端口的个数和我原来的ADD模块的端口个数不一致了呢
 楼主| 发表于 2015-7-27 21:46:50 | 显示全部楼层
回复 2# icfbicfb

版主看懂问题了吗 知道这是怎么造成的吗
发表于 2015-7-27 21:55:02 | 显示全部楼层
DCT , 或者DCG ,做 place优化的时候增加端口,很正常。
 楼主| 发表于 2015-7-27 22:10:22 | 显示全部楼层
回复 5# voiluce

我用的是 DC mode,没有使用 DCT和DCG mode啊
发表于 2015-7-27 22:22:30 | 显示全部楼层
回复 6# shajingwang


    要想不动端口,可以改一定的变量,不过,DC加端口是有一定理由的。不动端口,可能增加面积,timing变差的结果。
 楼主| 发表于 2015-7-27 22:25:07 | 显示全部楼层
回复 7# voiluce

我这个增加端口是因为upf的原因,我做了实验,不加upf的时候,综合后没有多加端口;

但是load upf之后,再compile就会多加端口;


也正因为这个多加的端口,一直提示说 有个 level shifter 加不进去;


请问修改什么变量可以控制,让工具对子模块不多加端口;
发表于 2015-7-27 22:29:27 | 显示全部楼层
试试这个
power_preserve_rtl_hier_names
 楼主| 发表于 2015-7-27 22:42:50 | 显示全部楼层
回复 9# voiluce

设置为true之后,综合之后得到的网表文件中,I_ADD依然多了一个端口

ADD I_ADD ( .add_in0(in0), .add_in1(in1), .clk(clk), .resetn(resetn),
        .add_out({n12, n11, n10, n9, n8, n7, n6, n5, n4}), .a_ret(n2) );
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