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楼主: shajingwang

[求助] 为什么module经过DC综合后 端口的数目都变了? 真奇怪

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发表于 2015-7-27 23:20:35 | 显示全部楼层
本帖最后由 voiluce 于 2015-7-27 23:34 编辑

那看看 把它端口都 dont touch.

set_dont_touch [get_nets -of I_ADD/add*] true

还有这个变量 :

compile_preserve_subdesign_interfaces
发表于 2015-7-28 11:33:23 | 显示全部楼层
set_dont_touch 肯定能保持原来状况,但是优化力度肯定小了

你就个adder,还搞什么upf啊,
 楼主| 发表于 2015-7-28 11:46:40 | 显示全部楼层
回复 12# icfbicfb

熟悉下流程啊,这是跑的synopsys的low power lab,只有lab么有guide,版大能否帮忙下这个guide呢
http://www.synopsys.com/apps/support/training/lowpowerflowhld_fcd.html

多谢了先
 楼主| 发表于 2015-7-28 12:00:30 | 显示全部楼层
回复 11# voiluce

额 使用完你说的这俩命令写出来的.v文件中,I_ADD这个module依然多了个 a_ret这个port,

并且这个端口在I_ADD内的net直接连了一个buffer,应该是先连一个level shifter才对;
发表于 2015-7-28 21:46:24 | 显示全部楼层
回复 14# shajingwang


    可以先综合这个add看看,应该是不会加端口的。
 楼主| 发表于 2015-7-28 21:58:16 | 显示全部楼层
回复 15# voiluce

那就得采用bottom-up的方法了,将ADD这个模块单独综合 然后单独布局布线
发表于 2015-7-29 07:31:33 | 显示全部楼层
将ADD这个模块单独综合 然后单独布局布线
---
那倒是不用的,单独综合,合在顶层一块PR
 楼主| 发表于 2015-7-29 08:17:11 | 显示全部楼层
回复 17# voiluce

我不理解你的意思,如果我有如下.v文件

top.v  a.v  b.v c.v  ;  top.v 中例化了 a.v b.v c.v ; 如果我分别单独综合了 a.v  b.v  c.v 综合之后各出一个网表(.v文件);top.v不做任何操作


然后直接将top.v传给ICC去做PnR  你是这个意思吗;   还是说[size=14.3999996185303px]我分别单独综合了 a.v  b.v  c.v 综合之后各出一个网表(.v文件),然后将top.v去做一遍DC综合,出一个TOP.v  然后将这个TOP.V传给ICC去做 PnR?


[size=14.3999996185303px]是上面的那种情况呢?
发表于 2015-7-29 20:30:03 | 显示全部楼层
是上面的那种情况呢?
===
都可以,两种网表都能只做一遍PR就实现。
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