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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › IEEE Stardand for Verilog HDL / IEEE.1364-2005
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楼主: 山水风情

[资料] IEEE Stardand for Verilog HDL / IEEE.1364-2005

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judge0405
发表于 2023-2-13 10:58:16 | 显示全部楼层
wryyyyyyyyyy
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luyuan_0922
发表于 2023-2-13 13:51:22 | 显示全部楼层
谢谢分享！
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nano_dv
发表于 2023-4-18 21:12:35 | 显示全部楼层
下载看看
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南吕三十
发表于 2023-5-31 10:33:27 | 显示全部楼层
感谢分分享
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发表于 2023-7-2 09:05:50 | 显示全部楼层
谢谢分享！
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gzy123456789
发表于 2023-7-11 20:30:39 | 显示全部楼层
谢谢分享
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intern9
发表于 2023-7-12 15:20:37 | 显示全部楼层
thanks!
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lykang
发表于 2023-7-15 18:56:05 | 显示全部楼层
thanks！
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qubianbig
发表于 2023-11-13 10:26:29 | 显示全部楼层
thanks
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binnq
发表于 2023-11-13 15:04:05 | 显示全部楼层
好资料，请问有代码规范码？
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