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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › IEEE Stardand for Verilog HDL / IEEE.1364-2005
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楼主: 山水风情

[资料] IEEE Stardand for Verilog HDL / IEEE.1364-2005

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daxiaobudian
发表于 2020-4-6 08:36:42 | 显示全部楼层

谢谢楼主分享！
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樱雨霏霏
发表于 2020-4-15 15:46:00 | 显示全部楼层
谢谢楼主分享！！！
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hchen0730
发表于 2020-4-30 19:28:17 | 显示全部楼层
顶！！！！！！！！！
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hchen0730
发表于 2020-4-30 19:30:05 | 显示全部楼层
good！！！！
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fireburn
发表于 2020-5-22 22:39:12 | 显示全部楼层
感谢楼主分享
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人心是个洞
发表于 2020-6-23 21:09:27 | 显示全部楼层
感谢楼主的分享，对于初学者来说很重要
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zhaoxiaopo
发表于 2020-7-3 09:06:01 | 显示全部楼层
下来收藏下
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jinj198908
发表于 2020-7-3 10:37:29 | 显示全部楼层
谢谢分享
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masscqz
发表于 2020-7-4 14:14:17 | 显示全部楼层
感谢分享，最近遇到了点问题，突然发现还是得看这个标准
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liuchao_L
发表于 2020-7-25 17:24:00 | 显示全部楼层
Thank for share
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