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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › IEEE Stardand for Verilog HDL / IEEE.1364-2005
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楼主: 山水风情

[资料] IEEE Stardand for Verilog HDL / IEEE.1364-2005

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arinc
发表于 2019-3-24 19:49:21 | 显示全部楼层
真正的好资源 谢谢分享
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dawdlerx
发表于 2019-4-6 11:23:47 | 显示全部楼层
谢谢分享
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checkin999
发表于 2019-4-22 17:19:11 | 显示全部楼层
谢谢楼主分享，收藏了。
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gdlzf1983
发表于 2019-5-20 11:53:51 | 显示全部楼层
谢谢分享
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zhouweit_lili
发表于 2019-6-7 23:01:25 | 显示全部楼层
多谢楼主分享。。。。。。。
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reptilian77
发表于 2019-6-8 16:03:33 | 显示全部楼层
useful text
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轩辕紫冀
发表于 2019-6-17 11:28:36 | 显示全部楼层
感谢分享
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tiantianxch
发表于 2019-6-28 16:20:43 | 显示全部楼层
thanks 楼主~~~
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luyuan_0922
发表于 2019-7-19 11:39:14 | 显示全部楼层
thank you for your sharing!
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userzxcv
发表于 2019-11-11 10:18:11 | 显示全部楼层
感谢楼主分享

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