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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › IEEE Stardand for Verilog HDL / IEEE.1364-2005
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楼主: 山水风情

[资料] IEEE Stardand for Verilog HDL / IEEE.1364-2005

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zhou_charles
发表于 2019-11-11 21:48:08 | 显示全部楼层
have you provided the latest version?
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zhou_charles
发表于 2019-11-11 21:52:58 | 显示全部楼层
xiexie 楼主，总算找到一个这样的文件
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yuxunbigfish
发表于 2019-11-12 16:53:17 | 显示全部楼层
感谢楼主！！！
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荣博
发表于 2019-11-13 17:04:44 | 显示全部楼层
谢谢
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huangyongzdh
发表于 2019-12-19 21:25:41 | 显示全部楼层
好东东，权威资料。
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dubo396
发表于 2019-12-22 11:37:25 | 显示全部楼层
感谢分享
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blfa
发表于 2020-3-9 15:55:12 | 显示全部楼层
支持一下
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qwpsmile
发表于 2020-3-9 16:56:08 | 显示全部楼层
Good!!!
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eextw6
发表于 2020-3-10 09:28:11 | 显示全部楼层
谢谢分享。
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ffggg
发表于 2020-3-10 14:27:16 | 显示全部楼层
谢谢分享
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