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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › IEEE Stardand for Verilog HDL / IEEE.1364-2005
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楼主: 山水风情

[资料] IEEE Stardand for Verilog HDL / IEEE.1364-2005

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陆琦
发表于 2017-7-10 11:04:11 | 显示全部楼层
下载，感谢楼主
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黑色快乐
发表于 2017-7-11 12:21:00 | 显示全部楼层
非常感谢
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菜鸟攻城狮
发表于 2017-8-6 09:37:16 | 显示全部楼层
回复 1# 山水风情


谢谢分享
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gongx16
发表于 2017-8-7 22:54:58 | 显示全部楼层
最权威
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jeff17.ren
发表于 2017-8-8 06:41:50 | 显示全部楼层
Thank eeTOP guy.
nice IEEE document.
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善良的绅士
发表于 2017-8-9 11:07:40 | 显示全部楼层
回复 1# 山水风情


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shanyuba
发表于 2017-8-18 17:06:20 | 显示全部楼层
多谢楼主分享
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sytsyt
发表于 2017-10-21 15:54:32 | 显示全部楼层
谢谢分享～～～～～～～～～～～～～～～～～～
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xfykaoyan
发表于 2017-10-24 11:03:08 | 显示全部楼层
感谢楼主分享
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fenglangjuteng
发表于 2017-10-29 22:12:29 | 显示全部楼层
谢谢楼主
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