时钟切换电路的Verilog实现

谁枫而飘

图1是参照图2写的Verilog综合后的RTL级，但是写了个TB，仿真结果不对，输出的时钟一直保持为0；

1. module clk_switch(input  CLK_A,
   
2.                   input  CLK_B,
   
3.                                                 input  SEL,
   
4.                                                 output CLK
   
5.                  );
   
6. wire c1,c2,c3,c4;
   
7. reg r_a;
   
8. reg r_b;
   
9. 
   
10. and and1(c1,SEL,r_b);
    
11. not not1(c2,SEL);
    
12. and and2(c3,c2,r_a);
    
13. 
    
14. always@(posedge CLK_A)
    
15.      r_a <= c1;
    
16. 
    
17. always@(posedge CLK_B)
    
18.      r_b <= c3;
    
19. wire c5,c6;
    
20. and   and3(c5,r_a,CLK_A);
    
21. and   and4(c6,r_b,CLK_B);
    
22. or    or1(CLK,c5,c6);
    
23. initial
    
24. //$monitor ("CLK=%b,c5=%b,c6=%b",CLK,c5,c6);
    
25. //$monitor ("r_a=%b,r_b=%b",r_a,r_b);
    
26. $monitor ("r_a=%b,r_b=%b,c1=%b,c3=%b",r_a,r_b,c1,c3);
    
27. endmodule
    
28. 
    

复制代码

代码这样写可以吗？

ddxx

回复 1# 谁枫而飘

谁枫而飘

回复 2# ddxx

谢谢指导