verilog语法问题

P31014036

请问：比如这个例子；always@（posedge clk）                                 if（a&b）
                                      ·············
这里的判断语句a&b中的a和b是clk上升沿之前的值的与，还是clk上升沿之后的值得与！！！
急急急

navylin1

之前的

P31014036

回复 2# navylin1
我仿真了一下，always（@posedge clk）                        if（~rst）
                             out<=0;
                        else
                              out<=1;
        其中rst在时钟上升沿的时刻，变成下降沿的，不过out输出为0啊，怎么解释呢，（注：clk上升沿之前out=1）

159357a001

我觉得应该是采集上升沿时刻的值，所以 a&b 在clk上升沿瞬间要保持绝对的稳定，
1、 a&b 如果是由clk同步出来的寄存器变量，由于D触发器有延迟原因， 采集的a&b信号肯定是之前的
2、如果a&b 是与clk无关的异步信号，在clk 上升沿时刻a&b出现变化 就会有竞争，达不到预期的结果
楼主仿真时软件会选择rst与clk的一种默认关系，但不一定是方式1

xduryan

仿真是没有延时的，讨论这个没意义

tobymouse

说明rst在clk前变得

jun_dahai

讨论这个问题，首先要明确这是个时序问题，那么：
1. 明白最基本的约束：Setup Time，Hold Time
2. 也要了解亚稳态（metastable）
3. 既然谈论仿真，那么也就需要了解不同的仿真器
4. 还有一点，为了接近事实，代码里应该对数据路径添加必要的延迟信息，而时钟路径就不需要
5. 其实，你这里问的根本问题是：阻塞赋值与非阻塞赋值，请参考对应描述，我不赘述