想请教一个DC里multicycle的信号名问题

xiaoyeah

想在DC里写一些set_false_path语句，比如从寄存器A到寄存器B，于是写set_false_path 2 -setup -from A_reg/Q -to B_reg/D.
结果工具报错了，说是B_reg/D找不到，用get_ports语句试验了下，发现每个寄存器的Q端都可以找到，但D端都找不到。又试验了一个组合逻辑单元，比如综合后网表中的某个mux，发现输入输出端都找不到，但如果直接在rtl里把这个mux单元例化，又可以找到了。
于是得出结论，应该是因为综合前，网表还没有生成，所以工具并不知道某个reg的D端是什么信号，但Q端却已经知道了（就是寄存器的名字），所以Q端能找到D端就找不到。实例化mux和写assign c=sel?a:b也是同样的道理。

想请教各位大神，不知我这个理解是否正确，如果要在写constraint语句时想引用某个寄存器的D端，应该怎么写呢
不甚感谢！！