ISE里PLL生成的时钟需要加约束吗？

linghuqiubai · 发表于 2015-2-13 17:03:49

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

本帖最后由 linghuqiubai 于 2015-2-13 17:19 编辑

如题，用同一个PLL生成了几个时钟，用于FPGA内部逻辑。请问这几个时钟需要添加专门的约束吗？时序报告里怎么分别看这些时钟的路径？好像都归类到一个分组了……
麻烦高手指点一下，不胜感激！

polozpt · 发表于 2015-2-14 14:46:47

回复 1# linghuqiubai

不用加约束，只需对pll的输入时钟加约束就行了。pll输出的时钟之间的相位关系是确定的。

linghuqiubai · 发表于 2015-2-15 09:03:50

回复 2# polozpt

嗯，多谢

linghuqiubai · 发表于 2015-2-15 09:30:59

回复 2# polozpt

那能不能通过自己加约束来覆盖默认的约束呢？比如生成的时钟是200M，但是我想加紧一点约束，达到250M之类的？

polozpt · 发表于 2015-2-15 17:06:19

回复 4# linghuqiubai

我觉得不用加，因为对dcm输入的时钟已经有约束了，你可以将约束写的紧点，dcm会根据你的约束来计算相应的输出，这样于对dcm输出时钟加约束效果是一样的

linghuqiubai · 发表于 2015-2-16 09:42:13

回复 5# polozpt

哦，不过PLL约束里写的周期和配置时的周期不一样，好像综合时会报warning，没有影响吗？

xiaolongjiang · 发表于 2015-2-18 10:56:32

加什么约束？PLL是generated clock.

linghuqiubai · 发表于 2015-2-27 09:09:21

回复 7# xiaolongjiang

我是说PLL的参考时钟啊，那个不是generated clock，需要在ucf文件里写周期约束而且在配置PLL时，需要指定参考时钟和生成时钟的周期，如果跟ucf文件里写的不一致的话，综合时会报warning
我用的是Xilinx的ise，针对FPGA，不知道阁下说的是哪种类型的？

[求助] ISE里PLL生成的时钟需要加约束吗？

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

浏览过的版块

站长推荐 /1