DC综合建立时间的关键路径分析

最酒店 · 发表于 2014-12-26 16:21:21

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有没有人遇到在DC综合后分析建立时间时序，关键路径时序违例是因为起始点是在时钟的下降沿开始驱动的，但是设计中都是时钟上升沿触发的。在线等待各位大牛解惑！！！先行谢过！！

鬼舞十七 · 发表于 2014-12-26 19:43:18

多半是generated clock没约束对，把你时钟约束发上来看看

MElik003 · 发表于 2014-12-26 20:57:16

有半周期约束吧？或者RTL里时钟信号通过了反相器。

cylnpy · 发表于 2014-12-27 10:46:25

好东西，顶一下。

最酒店 · 发表于 2014-12-30 19:59:47

不是各位朋友的提的问题那样，但最后发现问题所在，建议以后在设置delay时，慎重使用附带的语法。

cy_ygs · 发表于 2014-12-31 10:37:39

学习。。。

dr11001 · 发表于 2015-1-9 08:09:18

学习学习

刘混世魔王 · 发表于 2016-6-1 08:56:18

回复 5# 最酒店

可不可以具体说一下

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