XILINX FPGA 中如何实现一个信号的几纳秒的延时

从这一刻信仰 · 发表于 2016-7-10 17:54:03

除了用高速时钟采样，XILINX FPGA内部有相关的delay延时单元吗？

findbo · 发表于 2016-7-10 20:15:36

理论上每个逻辑单元都会有延迟，可以用反向器串起来形成延迟链

yixuan898 · 发表于 2016-7-10 20:59:09

听说有个技术叫TDC，你可以找找！

yixuan898 · 发表于 2016-7-10 21:00:11

想起来还有PLL的相位延时，不知道方案可不可以

easyma · 发表于 2016-7-11 08:54:14

信号多不多，如果只是一个信号可以用bug串一下，bug之间的延时是固定的，在V4，V5中大概是1.5-1.6ns。如果信号过多，你只能自己想相关逻辑约束在固定的地方。

chuckyrowe · 发表于 2016-7-11 15:15:59

iodelay

xylion · 发表于 2016-7-11 15:32:27

几纳秒已经很大了，你是用来做什么的？？是用来打半个时钟节拍吗？

从这一刻信仰 · 发表于 2016-7-14 14:15:37

回复 5# easyma

b ug?

从这一刻信仰 · 发表于 2016-7-14 14:16:54

回复 7# xylion

不到半个周期，只是让两个信号错开几纳秒

zhanghang976 · 发表于 2016-7-14 19:06:05

用FPGA editor，或者直接采用控制内部布线的约束来实现

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