XILINX FPGA 中如何实现一个信号的几纳秒的延时

xylion · 发表于 2016-7-14 21:37:11

回复 9# 从这一刻信仰

加一个与门，一端接要延迟的信号，一端接VCC。

不过我还是觉得你是不是可以改一下前端的电路。输出接组合逻辑的话毛刺比较大。

萌萌哒章鱼 · 发表于 2016-7-22 11:19:21

加一个D触发器就好了，可以延时一个clk

萌萌哒章鱼 · 发表于 2016-7-22 11:19:22

加一个D触发器就好了，可以延时一个clk

igloo01 · 发表于 2016-7-22 21:53:32

回复 1# 从这一刻信仰

delay tap should have the job done. search for idelayctrl

xlteam2 · 发表于 2017-12-3 16:36:57

very good

glace12123 · 发表于 2017-12-3 21:16:34

第一次听说这样设计。。。不知道你的方案怎么会这样设计，但还是好言相劝别这么干，FPGA理论上是可以搞天马行空，但其真正可靠的设计，还是基于同步时序逻辑。。。。

faker_song · 发表于 2017-12-19 17:34:11

在管脚上添加时序约束

[求助] XILINX FPGA 中如何实现一个信号的几纳秒的延时