为什么级联两个寄存器就能避免亚稳态，还有这样做会导致数据传输错误吗？

zhuyuefeng2009 · 发表于 2014-12-17 17:39:46

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左边的寄存器clk1触发，右边两个clk2触发。
好，我承认这样做不会导致亚稳态，但是这样还是存在传输数据错误的情况的吧，这怎么处理呢？（这是我想问的重点）
谢谢各位

my2817 · 发表于 2014-12-17 19:41:54

那个，是减少概率，不是说就一定不会出现亚稳态了……

zylxzxcyz · 发表于 2014-12-17 19:43:03

既然发生亚稳态了，还指望着数据传输正确，我觉得矛盾吧？？

zylxzxcyz · 发表于 2014-12-17 19:44:30

这个结构只可以保证发生亚稳态以后，2个D触发器后面的数据不再是亚稳态而是稳定的0或者1，数据已经不期望是对的了

zylxzxcyz · 发表于 2014-12-17 19:48:41

Understanding_Clock_Domain_Crossing_Issues.pdf (404.87 KB , 下载次数: 193 )

zylxzxcyz · 发表于 2014-12-17 19:57:23

Block propagation of the meta-stability to the logic through gating it
with a second flip-flop

zhuyuefeng2009 · 发表于 2014-12-17 22:34:52

回复 4# zylxzxcyz

数据都不对了，这有什么意义啊。。。

xduryan · 发表于 2014-12-18 00:18:20

数据不对，最起码有一个稳定的不对的值，比一个亚稳态值要好很多，意义就在这儿，否则亚稳态就会传播

zylxzxcyz · 发表于 2014-12-18 09:45:40

回复 7# zhuyuefeng2009

是数据不对重要还是发生亚稳态整个电路崩溃重要？

jun_dahai · 发表于 2014-12-18 10:47:13

去除亚稳态，和正确传播数据，是两个相关而又不同的概念

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[求助] 为什么级联两个寄存器就能避免亚稳态，还有这样做会导致数据传输错误吗？