求助，一个简单电路的时序解释，求各位好心人解释下，谢谢！

gsylogo

现在想做一个3分频电路，知道这样设计是不合理的，存在竞争和冒险的风险，但是，我想分析下这个电路的时序问题，代码如下:
module div_3(
       input clk,
                 input rst,
                 output clk_out
    );
reg q1;
reg q2;
wire clk1;
wire clk2;
assign clk1=clk^q2;
assign clk2=q1;

always @(posedge clk1 or posedge rst)begin
    if(rst)begin
            q1<=0;
         end
         else begin
       q1<=~q1;
    end
end
always @(posedge clk2 or posedge rst)begin
    if(rst)begin
       q2<=0;
    end
    else begin
       q2<=~q2;
    end
end         
assign clk_out=q2;
endmodule

时序图

问：为什么clk2，也就是q1的状态好像不单单是在clk1上升沿采样，和clk_out和clk的异或也有关系？但是我在代码中写的就是异或后产生clk1信号，再在clk1的上升沿采样，这个时序不是很懂，求各位好心人解释下。

gsylogo

自顶一下，求助。

gsylogo

没人回答啊，不要沉了

fengshudi

module div15(clkin, clkout, rstn)input clkin;input rstn;output clkout;//自己补充reg ...wire ...always @(posedge clkin or negedge rstn)   begin            if(!rstn)                clk_d2 <= 1'b0;            else                clk_d2 <= ~clk_d2;endassign clk_neg = ~clkin;assign clkout = clk_neg ^ clk_d2;endmodule

arthur_wang_orz

回复 1# gsylogo

寄存器的赋值加 #1 延迟，然后你再看波形和你想象的有什么不同

sally050119

不懂，同问

sally050119

图中，q1的下降沿是在clk1的上升沿完成的，但q1是如何变成高电平的呢

gsylogo

回复 7# sally050119


    是啊，一直想不明白，q1是怎么变高电平的

gsylogo

回复 5# arthur_wang_orz


    和这个有什么关系吗？求详细解答呀

sally050119

回复 5# arthur_wang_orz


    这个语句是可综合的语句吗