求助，一个简单电路的时序解释，求各位好心人解释下，谢谢！

sally050119 · 发表于 2014-9-29 15:41:34

哦，找到原因了

sss08_leon · 发表于 2014-9-29 15:55:25

这是做ASIC的吗？没做过。
FPGA上是不能这么做的，你的时钟还与了一下，这都不好，我印象中奇数倍的是上升沿和下降沿做的。

gsylogo · 发表于 2014-9-29 15:57:49

回复 12# sss08_leon

恩，是的，基本上不会用clk来做组合逻辑，我只是想知道那个时序是怎么回事

gsylogo · 发表于 2014-9-29 16:03:44

回复 11# sally050119

谢谢啊，我在ise里仿真，怎么clk1的信号没有这个小脉冲

sally050119 · 发表于 2014-9-29 16:21:30

回复 14# gsylogo

加上版主的#1也没小脉冲吗

wgej1987 · 发表于 2014-9-29 16:25:38

你这个代码风格让人蛋疼，写东西总有思想的，不知道你是按怎么个思路写出这么个东西，囧。

wgej1987 · 发表于 2014-9-29 16:26:45

最怕的就是clk来自于组合电路

wgej1987 · 发表于 2014-9-29 16:30:42

敢这么写的人基本都是很清楚会发生什么才能写。所以你写出来的东西自己应该最清楚才对。

gsylogo · 发表于 2014-9-29 16:33:23

回复 18# wgej1987

不是我写的，我只是在看它里面的时序，OK？

gsylogo · 发表于 2014-9-29 16:36:28

回复 15# sally050119

为什么要这样？

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