求助Verilog

lvyuze

module ww(in,out);
  input [1:0]in;
  output out;
  reg out;
  reg [1:0] rega;
always
  rega<=in;   //将输入的值放到寄存器rega中　　＂这样写对不对＂
always        //判断rega中的值，然后输出
  case (rega)
   2'b10　:    out=1;
   2'b01   :    out=0;
  defaultut  :  put='bx;
  endcase
endmodule


怎么把输入的二进制数存到寄存器中～～！！！谢啦

[ 本帖最后由 lvyuze 于 2007-3-29 21:56 编辑 ]

answerdou

你到底是要生成什么逻辑，是组合逻辑还是时序逻辑，看你的代码功能只是组合逻辑，不用寄存器

xxyy110

原帖由 lvyuze 于 2007-3-29 21:43 发表
module ww(in,out);
  input in;
  output out;
  reg out;
  reg  rega;
always
  rega<=in;   //将输入的值放到寄存器rega中　　＂这样写对不对＂
always        //判断rega中的值，然后输出
  ca ...

语法上讲应该没有错

fucloudsea

原帖由 xxyy110 于 2007-3-30 00:13 发表

QUOTE:
原帖由 lvyuze 于 2007-3-29 21:43 发表
module ww(in,out);
  input in;
  output out;
  reg out;
  reg  rega;
always
  rega<=in;   //将输入的值放到寄存器rega中　　＂这样写对不对＂
always        //判断rega中的值，然后输出
  ca ...

语法上讲应该没有错

不能吧，always都用错了，怎么说没有语法错误呢？建议楼主把书看下，自己的印象才深，这种语法的问题感觉看书就能解决的
遇到问题先自己想想，这样进步才快

lling65

always有这样用的么？

西湖水

楼主，首先不知道你要表达的是一个什么样子的逻辑，我感觉你是想搞个组合逻辑吧，好像没有必要用always。
如果你要用的话也应该是always（in）

risccpu

写得不对，建议先看看coding style相关的资料

ytz963.com

我觉得只是根据输入来决定输出没有必要再用reg存一下了吧
看看这样写行不，我也刚入门
module ww(in1,in2，out);
  input in1，in2;
  output out;
  reg out;

always @(in1 or in2)
  begin     
    case ({in1,in2})
   2'b10　:    out=1;
   2'b01   :    out=0;
  defaultut  :  put='bx;
  endcase
end
endmodule
大家多指正

kly_dream

建议楼主好好看看书，好像一些基本的东西还没有掌握好！！！

shirullan

首先要分清楚是组合逻辑还是时序逻辑，寄存器输入可以统一时钟