DC 综合后寄存器出现低位出现高阻态

michaelzhang561 · 发表于 2014-9-16 17:58:39

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各位大神，
我设计了一个小模块，DC综合后出现了怪事，寄存器的低几位出现了高阻的状态，而仿真的结果没有影响，请大神帮忙啊。衷心感谢哈~~

wgej1987 · 发表于 2014-9-16 18:04:16

信息不够，好好看看代码把，aisc会有高阻，不是你自己写的时候用了z，就是某些standcell，或者pad仿真库里有高阻。你自己写的东西你自己应该最清楚啊

orlye · 发表于 2014-9-16 18:59:40

你是指总线的低位吗？
dc综合后，总线可能被拆掉，比如[9:0]的总线，可能综合后总线还存在，但其中[9:5],[3:0]还是连着的，[4]什么都没连了，但是本来[4]该连接的东西被一个叫n0的线连上了；也可能[4]被优化掉了。都是正常的。

michaelzhang561 · 发表于 2014-9-17 08:42:08

你是指总线的低位吗？
dc综合后，总线可能被拆掉，比如[9:0]的总线，可能综合后总线还存在，但其中[9:5],[ ...
orlye 发表于 2014-9-16 18:59

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按照你的说法，那被连接到n0的线的值就变成z了？，我后面逻辑需要用到该寄存器做条件判断时，岂不是会出现问题吗？我的寄存器没有赋值‘bz或者’bx，dc后仿就是出现了这样的问题，一筹莫展啊！还请大神们帮帮忙哈

orlye · 发表于 2014-9-17 14:51:13

回复 4# michaelzhang561

我的意思是原来的[4]变成z了，n0变成了原来[4]的值。
寄存器还是在的呀，就是寄存器之间的连线，线的名字改了。
你后仿要看结果的话，调用波形时要重新组bus，把{[7:5],n0,[3:0]}组起来看。

michaelzhang561 · 发表于 2014-9-18 08:17:28

回复 michaelzhang561

我的意思是原来的[4]变成z了，n0变成了原来[4]的值。
寄存器还是在的呀，就是 ...
orlye 发表于 2014-9-17 14:51

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非常感谢！

michaelzhang561 · 发表于 2014-9-18 16:09:53

本帖最后由 michaelzhang561 于 2014-9-19 13:17 编辑

回复 6# michaelzhang561

各位大神，我的数字模块设计中没有三态设计，但是综合后会出现tristate cell,我应该在dc时采用哪些策略来规避使用三态门呢？谢谢各位！

yinyoujie11 · 发表于 2017-4-20 19:52:13

回复 3# orlye

这种情况下【4】会造成不良影响吗？比如说最好layout里面是不是也会存在这么一根什么都没接的线网，或者说这会影响漏电

liu675 · 发表于 2020-8-24 11:28:50

michaelzhang561 发表于 2014-9-18 16:09
回复 6# michaelzhang561

你现在知道怎么解决tristate了吗？

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