dc后进行vcs仿真输出编程高阻状态

qiuqiuzizi · 发表于 2013-11-20 16:44:48

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本帖最后由 qiuqiuzizi 于 2013-11-20 16:56 编辑

各位大侠，小女前仿时一切ok，DC综合后生成了sdf文件和网表，进行后仿真时，波形成了除了输出为高阻外都对，是什么原因呢？添加了相应的库文件，是一个浮点运算器，数字也遵循了IEEE754标准，百思不得其解，调用了dw的IP核。还有一个输出一直为X...

woodhorse · 发表于 2013-11-20 17:03:02

是不是有时序违反导致X态扩展？

guojunzi · 发表于 2013-11-20 17:06:48

逻辑综合工具（synopsys公司）
Design Compiler(DC)
数字电路仿真（synopsys公司）
Verilog compile simulator(VCS)

qiuqiuzizi · 发表于 2013-11-20 17:08:16

回复 2# woodhorse
这是个纯组合逻辑的IP核，自己写测试代码时例化了时钟，在上升沿给数，请问时序违反是指？

my2817 · 发表于 2013-11-20 20:35:54

回复 4# qiuqiuzizi

输入信号全加激励了？

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