verilog hdl语言，小问题求助，关于高阻态。

shuaizhang159 · 发表于 2011-12-24 01:34:15

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我理解的高阻态是对下级电路没影响，相当于没有输出，可是我在看verilog语言时，发现高阻态仍可以进行与或操作，高阻态仍然对与门之类的门产生影响，这与我的理解产生冲突了。求助大家。
见图，下图是几个门的输入输出情况，两个输入均是高阻态时，输出是不确定的？ Z表示高阻态，X表示不确定
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neoitachi · 发表于 2011-12-24 10:38:23

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neoitachi · 发表于 2011-12-24 10:39:18

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shuaizhang159 · 发表于 2011-12-24 16:01:42

什么意思

[求助] verilog hdl语言，小问题求助，关于高阻态。