综合出的网表有assign语句（已解决）

linghuqiubai · 发表于 2014-7-24 22:22:43

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本帖最后由 linghuqiubai 于 2014-8-1 17:35 编辑

DC综合后的门级网表里面带有assign语句怎么办？已经进行了下面的设置：set_fix_multiple_port_nets -all -buffer_constants
set verilogout_no_tri true
change_names -hier -rules verilog
检查了一下也不是dont_touch引起的，但就是修复不了，只能手动在门级网表添加buffer吗？
求助啊！多谢！

trippa · 发表于 2014-7-24 23:04:52

回复 1# linghuqiubai

加上后再compile试试

linghuqiubai · 发表于 2014-7-25 09:04:00

回复 2# trippa

可以了！之前的脚本里有compile -map_effort high这么一句，我还以为跟compile一个作用呢，看来还是不太一样啊……
谢谢了！

linghuqiubai · 发表于 2014-7-25 09:37:29

回复 2# trippa

以及，刚刚发现compile的位置还很有关系。之前是放在几乎最后的位置，现在放到紧接着那几个语句后面，在那一堆约束前面，就可以去掉assign语句了，好神奇……

四毛 · 发表于 2014-7-25 11:34:49

实际问题哇，值得借鉴

icfbicfb · 发表于 2014-7-28 09:24:18

后端不介意有assign，尽管放马过来，

linghuqiubai · 发表于 2014-7-28 10:06:02

回复 6# icfbicfb

是吗？那就好。多谢版主！

ybl_brandy · 发表于 2014-7-29 10:50:52

回复 6# icfbicfb

大大，问一下，综合网表里有assign语句，导入网表后会报警告的：”It may cause problems in recreating hierarchical netlist." 这可以忽略的咯？

icfbicfb · 发表于 2014-7-29 13:13:21

什么后端工具，哪一年的版本

ybl_brandy · 发表于 2014-7-29 13:43:47

回复 9# icfbicfb

Astro 2007，很老了。

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