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查看: 8110|回复: 6

[求助] Verilog调用VHDL模块时,参数传递问题

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发表于 2014-7-2 10:23:50 | 显示全部楼层 |阅读模式

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如题,这是VHDL模块的参数      Generic (   
     N : positive := 32;              
     CPOL : std_logic := '0';         
     CPHA : std_logic := '0';         
     PREFETCH : positive := 2;        
     SPI_2X_CLK_DIV : positive := 5);


这是我在verilog模块中例化的部份
  #(

.N                (N             ),

.CPOL             (CPOL          ),

.CPHA             (CPHA          ),

.PREFETCH         (PREFETCH      ),

.SPI_2X_CLK_DIV   (SPI_2X_CLK_DIV)
)

现在有两个问题
   1.数据类型不一样,比如std_logic对应verilog中的什么数据类型?
   2.现在CPU想动态的配置参数,可是不知道怎么弄,总是报错,说“N is not a constant”,难道只能在编译时静态设置吗?


望有这方面经验的大神指点!!!多谢!!!
发表于 2014-7-2 13:13:43 | 显示全部楼层
参数设置时,cpu没办法动态配置吧。
发表于 2014-7-2 14:27:30 | 显示全部楼层
henyouyong
 楼主| 发表于 2014-7-2 21:24:29 | 显示全部楼层
回复 3# ouyangbao

好吧,不带这么赚积分的
发表于 2014-7-2 21:31:27 | 显示全部楼层
question question
发表于 2016-7-15 09:01:23 | 显示全部楼层
我也遇到这个问题
发表于 2016-7-15 11:21:22 | 显示全部楼层
Verilog对数据类型不敏感,位宽对上就行,硬件参数不能动态修改的吧
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