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xiadafang · 发表于 2014-5-20 12:18:30

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本帖最后由 xiadafang 于 2014-5-20 12:20 编辑

由于没有高稳定低相噪的时钟源，采样时钟是用FPGA产生的，其频谱如下：

模拟输入进入单端转差分电路前加了个低通滤波器（自己做的个简易LC Filter），信号如下：

Input Signal with Filter.png

测得的结果如下：

相比加滤波器前，SFDR有10几dB的改进，SNR及SNDR都有改善。但目前还是离理想的结果很远~

请问大家：
1、我的输入信号达到了去评估该ADC（12bit、65MSPS ）的要求没有。没有差分探头，我也没去看变压器（差分运放）输出波形
2、时钟谐波好多，它对动态性能评估有多大影响，我想把SFDR测到80，ENOB测到11bit，这个时钟信号不能达到要求吧

希望大家基于以上情况给点建议~谢谢上次fuyibin 和lonerinuestc两位大神的建议,再次感谢他俩！

longqingshan · 发表于 2014-5-20 13:35:15

帮顶！！！！

liuycto · 发表于 2014-5-20 14:08:01

时钟是方波，有谐波很正常。
你可以把你的时钟信号进行一下jitter评估，根据snr=-20*log（2*pi*fsig*t_jitter）来粗略的预估一下。

xiadafang · 发表于 2014-5-20 16:29:40

回复 3# liuycto

但是datasheet上给的时钟输入要求是：低相噪正弦波！（注：PCB板上有时钟整形电路）

skymid · 发表于 2014-5-20 17:33:29

多少频率的时钟？100M以上的话，你用fpga产生时钟，ENOB可能会掉2bit以上，采样频率越高，影响越大

xiadafang · 发表于 2014-5-20 18:41:22

回复 5# skymid

65M

lonerinuestc · 发表于 2014-5-20 21:49:10

我感觉有如下问题：
1. 输入信号的近端相噪声过大，所以你的SNR很糟糕，并且从你的频谱仪结果来看信号3次谐波很高，所以滤波器有待改进。
2. 时钟的话看频谱没有意义，跟谐波没关系，你得测他的相噪曲线，尤其关注远端相噪。如果你觉得时钟jitter比较差，先灌个低频输入试试

xiadafang · 发表于 2014-5-21 00:09:29

回复 7# lonerinuestc

很是赞同！谢谢~

skymid · 发表于 2014-5-21 08:44:02

时钟也要滤波，最好买个PLL来产生，如果条件有的话

lonerinuestc · 发表于 2014-5-21 08:47:51

回复 lonerinuestc

很是赞同！谢谢~
xiadafang 发表于 2014-5-21 00:09

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建议你到agilent的开放实验室去测试，用他们的E8663D或者8257D带低相噪模式的信号源测，再弄一个好点的BPF，立马解决问题

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