求教，用ISE跑综合时，ucf文件的约束不起作用

qwerty1_0

困惑了一整天的问题，综合过程是这样的：首先用synplify综合得到edf文件，然后在ISE中新建工程，加入edf文件，约束管脚的ucf文件以及定义chipscope信号的cdc文件，开始综合得到bit文件。但是在FPGA上验证时，bit文件总是无法使用。几经周折，最后突然发现综合报告中有一个PORT REPORT，打开后发现综合结果中的管脚分布与ucf文件中写的完全不一致，甚至电压都不一样，ucf文件中写的是LVCMOS33，但PORT REPORT中所有管脚都是LVCMOS25的，感觉上我在工程中加入的ucf文件完全没起作用。重新建了一个工程，综合之后还是不对。有没有人遇到过类似的情况啊？是怎么解决的？      我自己已经排除了几个原因：
      首先，已经排除ucf文件的语法问题，上一版的代码综合时用的同一个ucf文件，综合结果正确；

      其次，排除ISE软件版本的问题，同上，因为之前有过成功的先例；
      还有就是，排除FPGA型号选错的问题；
      最后，肯定也排除代码设计的问题，因为之前的功能仿真，网表仿真都已经通过。
      个人感觉最可能出错的地方就是使用ISE时漏掉了什么步骤，但我对ISE了解不多，不知道是不是少配置什么东西了，求高人指点啊，在线坐等~~~