设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › RTL Design Style Guide for Verilog HDL

1 2 345 6 7 8 9 10 ... 14 / 14 页下一页

发新帖

楼主: winever

[资料] RTL Design Style Guide for Verilog HDL

发表于 2015-8-27 15:31:08 | 显示全部楼层

看看参考设计

回复支持反对

发表于 2015-11-1 18:56:50 | 显示全部楼层

好的，多参考下总是没错的

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2015-11-7 15:30:28 | 显示全部楼层

谢谢分享，收下了～

回复支持反对

发表于 2015-11-8 12:06:57 | 显示全部楼层

下来看看

回复支持反对

发表于 2015-11-9 16:39:23 | 显示全部楼层

Thanks

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2015-11-11 14:16:16 | 显示全部楼层

have a look

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2015-11-12 08:31:30 | 显示全部楼层

谢谢分享

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2015-11-12 11:09:43 | 显示全部楼层

好东东，顶起来。

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2016-1-15 07:06:22 | 显示全部楼层

very useful

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2016-1-20 22:20:30 | 显示全部楼层

关于代码设计，需要多多交流，多多推敲

回复支持反对

1 2 345 6 7 8 9 10 ... 14 / 14 页下一页

发新帖

高级模式

B Color Image Link Quote Code Smilies

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

关闭

站长推荐 /2

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-12-23 18:18 , Processed in 0.019456 second(s), 5 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表