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本帖最后由 似水如烟 于 2014-2-12 09:35 编辑
svf正确读入了，也正确写出了svf.txt的文件，但是在查看.log文件时发现，reg_constant，formality没有识别， 即有关guide_reg_constant部分的内容formality没有加载，导致DC对register的一些优化（removed）行为，在formality中没有被识别出来，在进行RTL文件和网表文件gate.v进行match时出现了很多unmatched，报出的unmatched points提示全部为port。想问一下，通过怎么设置可以让formality可以识别reg_constant。出现的问题就是：在ref（RTL文件）中寄存器的输出端口为0，而impl中寄存器的输出端口为1，这样肯定是没法passing的。这种情况还挺多的。
想请教这种情况应该改进？ |
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发表于 2014-2-11 23:28:43
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