请教一个查找表的实现问题

weilaikeji

1.用verilog实现查表是什么语句？使用case语句吗？如果是的话这个case是用在组合逻辑中还是时序逻辑中；
   下面有正确的吗？
a.    always @ (*)
       begin
       case(in)
       4'h0: out = 4'ha;
       4'h1: out = 4'h5;
       4'h2: out = 4'h3;
       .......................
       endcase
       end
====================================
b.    always @ (posedge clk)
     begin
     addr <= in；   
    case(addr)
       4'h0: out <= 4'ha;
       4'h1: out <= 4'h5;
       4'h2: out <= 4'h3;
       .......................
       endcase
     end

2. rom或者ram用verilog语句怎么实现？


   非常感谢大家的指教，谢谢

[ 本帖最后由 weilaikeji 于 2007-3-8 21:37 编辑 ]

fourrivers

1'h0: out = 1'ha;
1'h1: out = 1'h5;
1'h2: out = 1'h3;

晕啊。

apex

个人认为你写的两个always模块没有区别，另外查找表你可以简单的理解为写了数字的ram或者rom，只是根据地址来选择相应的输出而已

afei1978

楼主为什么不直接使用LPM_ROM实现呢？
性能已经优化并且使用也非常灵活。

weilaikeji

谢谢楼上的
因为我这个是最终做到IC里面的，FPGA最多只能算作个验证的过程。所以得找到在IC设计中实现查表的方法和具体实现语句啊