求助，Verilog编写实例化问题

天使的微笑 · 发表于 2013-12-17 21:24:38

您需要登录才可以下载或查看，没有账号？注册

x

对于32位加法器模块我测试过没问题，可是在实例化进行10个32位数相加时却在仿真看到输出未知数，我想问，是不是因为前面的数相加的延时导致？可否有什么解决办法？能否不让模块并行执行？谢谢啦~

orlye · 发表于 2013-12-18 15:07:33

那应该还是仿真平台有问题，比如输入悬空了，输入就有x

天使的微笑 · 发表于 2013-12-26 21:25:38

谢谢啦！我已经解决了，我写的代码出错了，@里的变量没有写全

[求助] 求助，Verilog编写实例化问题