复位信号如何管理？

prototyping · 发表于 2013-10-17 11:21:05

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最近在看Xilinx的DDR3 的IP核，看到它内部的复位信号逻辑还挺复杂的一会有用IDELAYCTRL模块，一会又用reg同步一下，一会又有组合逻辑！想问一下在自己设计电路的时候（比如自己设计DDR3控制器），如何来管理自己设计中的复位信号呢？

shiyinjita · 发表于 2013-10-18 11:57:34

回复 1# prototyping

这种高速的最好采用局部复位的方法，全局复位的延迟太大了

orlye · 发表于 2013-10-18 21:06:15

回复 2# shiyinjita

能请版大说详细点吗？什么叫局部复位，什么叫全局复位啊？

shiyinjita · 发表于 2013-10-20 19:46:59

回复 3# orlye

走的全局时钟线的，或者复位所有逻辑的是全局复位，只复位部分逻辑的，或者部分置位的是局部复位，
其中局部复位因为复位信号只管理一小部分逻辑，所以相比而言延迟路径很小。

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