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查看: 3876|回复: 8

[求助] xilinx的Virtex-6挂四片ddr3的问题

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发表于 2016-8-4 21:11:34 | 显示全部楼层 |阅读模式

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我用的FPGA型号是XC6VLX240T,挂4片ddr3对fpga的bank有什么要求,我现在4片ddr3一共用了8个bank,数据4个bank,地址4个bank。但是fpga编译不过去,写程序的fpga人员告诉我可能是有一个ddr3的bank 离system clock太远了。
请教各位高手,v6对ddr3的bank有什么要求吗?
 楼主| 发表于 2016-8-5 11:34:58 | 显示全部楼层
请各位高手不吝赐教啊
发表于 2016-8-5 22:36:13 | 显示全部楼层
我也在做这个东西,跟你的一模一样,话说编译不过去跟离得远有什么关系,你不把错误提示贴上来怎么知道是什么问题
发表于 2016-8-7 01:01:32 | 显示全部楼层
回复 2# ycptju


    license 是否ok?
 楼主| 发表于 2016-8-8 08:54:40 | 显示全部楼层
回复 3# hhpingyear

我是画原理图和pcb的,主要想问的问题是;V6带ddr3对bank有什么要求没有,我看v6的手册有说地址、数据的bank都有要求,我的原理图没有完全按照那个要求来,是不是一定要严格按照(地址在inner cloumns,数据要在地址的inside black banks,手册好像是这么写的)
我主要想确定硬件是不是没有问题
 楼主| 发表于 2016-8-8 08:59:39 | 显示全部楼层
回复 4# yangyanwen123


我主要想确定硬件的ddr3的bank分配有没有问题,fpga人员也在怀疑license的问题。
我的四个ddr3是地址和数据全分开的,bank分配如下:
ddr3-1:data-bank16, adress-bank25
ddr3-2:data-bank14, adress-bank15
ddr3-3:data-bank12, adress-bank13
ddr3-4:data-bank22, adress-bank23
时钟在bank34

还请高手指教啊
发表于 2016-8-9 11:17:29 | 显示全部楼层
DDR引脚分配你肯定要跟FPGA那边沟通的,可以在例化DDR ip核的时候让fpga工程师选择bank 的
 楼主| 发表于 2016-8-11 17:04:18 | 显示全部楼层
回复 7# 1048723681

现在知道了,DDR3在画原理图之前要让FPGA人员分配BANK。我自己分配的的确有问题。v6对ddr3的bank还是有要求的。
发表于 2016-12-9 09:24:18 | 显示全部楼层
学习了,谢谢楼主分享,正要做
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