DDR3在write leveling步骤出错

xxrw2007 · 发表于 2016-7-1 15:40:38

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FPGA用的是xilinx的xc6vlx240t-ff1156，外挂4片16位DDR3（MT41J128M16HA-15E），组成64位。现在调试的时候一直在write leveling步骤出错，导致芯片无法初始化。硬件电路时别人做的，我不知道DDR3的管脚分配是不是有问题。求助下大家，给点建议，谢啦。这是UCF。DDR3跑在400M，参考时钟200M。不胜感激。

m9421501 · 发表于 2016-7-1 19:05:34

1. 是否要將DDR3 800降頻跑成DDR3 666/400 作測試, 確認是否跟Layout有關
2. 或者先測試單一個16bit的DDR3, 確認是否每個都正常

kshuang1 · 发表于 2016-7-2 01:24:21

降頻跑

xxrw2007 · 发表于 2016-7-7 09:56:40

回复 3# kshuang1

你好，我想问下DDR3有最低频率限制么？在生成MIG核时，频率最低是303MHz,这是它的最低频率么？

lijunping · 发表于 2016-7-7 11:02:20

回复 4# xxrw2007

clock period

我以前调试DDR的时候也有这个疑问。
发个图片给你看看，其实是有最低频率的，特别是DDR3，使用了DLL，频率太低会lock不上的。

xxrw2007 · 发表于 2016-7-7 11:19:19

回复 5# lijunping

这个文档叫什么名字？

lijunping · 发表于 2016-7-7 14:22:28

回复 6# xxrw2007

就一个普通的DDR3的datasheet。

ycptju · 发表于 2016-8-5 16:30:47

请教楼主，v6带ddr3有bank要求吗？
我也用的xilinx的xc6vlx240t-ff1156，挂了4片ddr3，现在编译不过去，原理图没有考虑bank问题，是不是有bank要求啊
多谢！

xxrw2007 · 发表于 2016-9-23 15:41:57

回复 8# ycptju

你可以把DDR3部分的UCF拿到MIG IPcore的界面去验证一下。

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