cadence ams仿真调用verilog问题

lwzunique · 发表于 2019-3-29 17:07:36

本帖最后由 lwzunique 于 2019-3-29 17:13 编辑

我的仿真中，遇到这样的问题，如图：仿真的时候，不能仿真，报错如下：

ncelab: *E,CUCFUN: instance 'u_ref_clk_gen'of the unit 'ref_clk_gen' is unresolved in'nbgfsk_v01.afc:functional'.

ncelab: *E,CUCFUN: instance 'u_afc_csr' ofthe unit 'afc_csr' is unresolved in 'nbgfsk_v01.afc:functional'.

ncelab: *E,CUCFUN: instance 'u_timing' ofthe unit 'timing' is unresolved in 'nbgfsk_v01.afc:functional'.

ncelab: *E,CUCFUN: instance 'u_counter' ofthe unit 'counter' is unresolved in 'nbgfsk_v01.afc:functional'.

ncelab: *E,CUCFUN: instance 'u_compare' ofthe unit 'compare' is unresolved in 'nbgfsk_v01.afc:functional'.

ncelab: *E,CUCFUN: instance'u_binary_search_5' of the unit 'binary_search_5' is unresolved in'nbgfsk_v01.afc:functional'.

ncelab: *E,CUCFUN: instance 'u_mini_err' ofthe unit 'mini_err' is unresolved in 'nbgfsk_v01.afc:functional'.

ncelab: *E,CUCFUN: instance 'u_out' of theunit 'out' is unresolved in 'nbgfks_v01.afc:functional'.

我在ams option中添加了top索引的.v模块的路径，编译的时候，也都编译了这些模块，但是最后还是报了图片中的问题。
请问这个怎么解决？

不负时光 · 发表于 2020-8-14 16:05:18

顶一下

cirand · 发表于 2021-11-12 15:14:28

按照23#和30#的说的方法操作就可以了

zt_ic222 · 发表于 2022-9-7 18:56:47

xxwan 发表于 2014-2-24 17:31
回复 5# amodaman
Thanks!我建了个数字电路Top级的Symbol，接着在AMS Simulation中的ams option选项，把路 ...

我同样时数模混仿，但我报错在模拟模块信号链的bjt，'npn18a25_mis_ckt#20 is unresolved',请问我该怎么做

zt_ic222 · 发表于 2022-9-8 10:46:57

xxwan 发表于 2014-2-24 17:21
回复 5# amodaman
Thanks！我建一个数字模块的top级Symbol，接着在AMS simulation 的ams option中，把文件 ...

请问你是前仿可以跑了还是后仿可以跑了？还是都可以跑？我和你的方法一致，我用的config，但我的后仿报错模拟模块的bjt，前仿可以跑

mycelldevice · 发表于 2022-9-8 17:40:41

understanding???

Hyde_Zixuan · 发表于 2023-6-8 14:27:43

谢谢分享，很有用的帖子

huzhihang · 发表于 2023-6-26 10:34:13

lwzunique 发表于 2019-3-29 17:07
我的仿真中，遇到这样的问题，如图：仿真的时候，不能仿真，报错如下：
ncelab: *E,CUCFUN: instance 'u_re ...

兄弟解决了吗，我遇到了同样的问题，想请教你一下

洛神孤恋 · 发表于 2023-10-8 17:30:54

感谢大佬们的分享，果然还是要对EDA工具理解要加深才行

tenyuan · 发表于 2024-4-1 10:07:48

thinks a lot, after include .v is ok

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