cadence ams仿真调用verilog问题

liuzhuozhuo · 发表于 2024-4-3 16:45:58

请问各位大佬，有没有对virtuoso的ams混仿比较熟的，有知道：混仿时有里添加了连接的库有L2E这种，但是一个verilog代码的输出没法传输入给另外一个相同代码的输入端口，是没有D -TO-D这种设置吗？本来以为是Verilog编译里面irun.log里面有nostdout，但是第一级分频器的输出又能在仿真波形那里看见，我找了几天也没找到解决办法，

事情是这样的：在跑pll混仿的时候，开始都很正常，有一次加了一个新的23分频器的代码之后，就仿不成功了，几个级联的23分频器代码不能连接了，只有第一级23分频器有正确输出，从这之后的分频器在ADE L的仿真波形里都没有输出，导致整个pll环路不能正常工作，卡了好几天实在是不知道怎么改了（哭）

FakeSnob · 发表于 2024-9-12 16:56:50

liuzhuozhuo 发表于 2024-4-3 16:45
请问各位大佬，有没有对virtuoso的ams混仿比较熟的，有知道：混仿时有里添加了连接的库有L2E这种，但是一个 ...

解决了嘛哥

hglsy · 发表于 2024-11-12 13:56:14

verilog 模块例化的时候，涉及到调用子模块，可以在config中将global bindings的library list 加入写了verilog model的库，这样子模块就可以正常调用了

雪魂 · 发表于 2024-12-18 12:20:59

本帖最后由雪魂于 2024-12-18 12:38 编辑

经过验证43楼是可以的

cccg · 发表于 2025-3-21 19:10:22

本帖最后由 cccg 于 2025-3-21 19:21 编辑

顶层调用模块可以用include方式，也能跑仿真，但是仿真的结果只能看到顶层内部的节点，子模块内部的节点看不到，因为没有instance号，这个怎么解决呢？

已解决，原来是没有保存该层次

zhuyxgd · 发表于 2025-5-12 19:41:59

放一个文件里面也不行，子模块view都是none，是要指向.v文件吗，请问怎么指向啊

typhoon222 · 发表于 2025-6-27 14:51:36

tangyaoyun 发表于 2014-2-21 14:08
回复 1# xinhunlei

你吧要调用的模块放到一个文件里，然后在config中指明这个文件的完整路径 ...

请问：
1.把各个模块的文件夹放入一个文件夹中？

2.config中完整路径是写在哪里？

typhoon222 · 发表于 2025-6-27 14:54:35

xxwan 发表于 2014-2-24 17:21
回复 5# amodaman
Thanks！我建一个数字模块的top级Symbol，接着在AMS simulation 的ams option中，把文件 ...

“ams option中，把文件目录指向调用子模块的verilog文件地址” ams option的什么位置呢？

typhoon222 · 发表于 2025-6-27 15:11:20

xxwan 发表于 2015-4-1 23:35
回复 20# beargebinjie

ADE Simulation->solver 中改选oss+irun，然后ams option中把库文件指向所有veril ...

ADE Simulation->solver中只有spectre和ultrasim指定呢？

[求助] cadence ams仿真调用verilog问题

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