cadence ams仿真调用verilog问题

beargebinjie · 发表于 2015-4-1 18:26:40

回复 17# 何大爷

哥们，你说在顶层include所有调用到的子模块，把绝对路径写清楚，那么只对顶层那个模块进行Verilog import的话，非底层的模块就同时包含schematic、symbol和Verilog吗，而且顶层各模块是通过schematic联系起来的？我也是这样做的，但是没有得到非底层的schematic，麻烦你说详细一点行吗？

beargebinjie · 发表于 2015-4-1 18:28:03

回复 3# amodaman

高手，你好我也遇见了这个问题，但是我在config里面看不到那些unresolved的模块，这是怎么回事？

xxwan · 发表于 2015-4-1 23:35:44

回复 20# beargebinjie

ADE Simulation->solver 中改选oss+irun，然后ams option中把库文件指向所有verilog存放目录

beargebinjie · 发表于 2015-4-3 08:43:05

回复 23# xxwan

指定之后可以跑起来了，但是结果不对，我再看看，谢谢啦

cfj609 · 发表于 2015-5-26 23:00:06

谢谢分享，很好

yueqianglxiaxia · 发表于 2015-6-16 10:33:18

谢谢了

piajerry · 发表于 2015-9-28 23:09:42

回复 23# xxwan
我用你的方法，在选cell-based netlister + ncvlog时可以仿真，但使用oss+irun，就报cell unresolved的问题，请是否可图片指示是你是怎么引用library的？谢谢

jmchf123 · 发表于 2015-12-10 15:01:54

回复 23# xxwan
我在用ams进行混合仿真的时候，怎么数字部分verilog代码的位拼接结果是相反的，{}里面的左边成了低位，右边成了高位？这是什么问题啊，求大神请教

istart_2002 · 发表于 2016-1-6 14:27:46

背景：尝试用ams做混合仿真，顶层用电路图方式搭起来，会调用一个数字的顶层。数字部分是用verilog代码写的 ...
xinhunlei 发表于 2013-5-28 22:58

登录/注册后可看大图

unresolve的问题后来怎么解决的啊？

elwin_huxr · 发表于 2018-8-2 14:10:14

如果是top module对子module只有调用，没有定义，那么可以将top module导入做成一个functional，而对子module的.v文件通过Simulationoptionsirun，在Library files (-v)一栏填入几个子module的.v文件的绝对路径，注意通过Browser只能选中一个.v，如果有多个.v则需要手动填写，且各个子module.v中间需要有空格。
如果其中包含的子module太多不方便一一键入，那也可以将这些子module.v放进一个director这时候在Library directories(-y)中填入这个包含所有子module的dir的绝对路径即可。注意-y这里跟-v一样，如果需要的.v文件放在不同的DIR里面，也可以键入多个DIR，中间要用空格隔开，

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