verilog中if else和case语句有什么区别？

小科白菜

回复 7# 落日余晖

有道理

yitengzeng

if else有优先级，而case没有

hector_wu

一个有优先级一个无优先级，带来的问题可能就是优先级时序较差。不过现在的工具越来越强大，综合出来的可能没有区别。

mlx21012

请问case能两个分支同时满足吗，比如下面的语法：
always@(posedge clk)
  case(1'b1)
    sel[0]:m=a;
    sel[1]:n=b;
    sel[2]=c;
    default: ;
  endcase
endmodule

当sel[0] ,sel[1]都为1时，要求两个语句都执行，case有这功能吗。

实际就是实现下面的功能，能否用case实现。
always@(posedge clk)
begin
    if(sel[0]) m=a;
     if(sel[1]) n=b;
     if(sel[2]) o=c;
end
endmodule

Timme

请问case能两个分支同时满足吗，比如下面的语法：
always@(posedge clk)
  case(1'b1)
    sel[0]:m=a;
...
mlx21012 发表于 2016-9-5 19:01

                               
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不能。没有。
因为case有优先级，击中一个就退出了。

Tony0229

学习了，这个感觉还是蛮重要的

Topiler

大家在有些逻辑上偶尔会纠结使用if-else还是case吗？这个应该如何做决定呢？

maws

建议哪个代码写出来好看就用哪个？ 别考虑那么多，DC 会根据你的timing 情况，帮你做最优综合

dmf336

和c语言一样的啊，多分支判断就用case啊

xuxiuliv

理论上if-else来描述有优先级的电路，case用来描速并行电路。
但是呢，实际上杠精们有时候if-else确实描速了一个并行电路，case描速了一个有优先级的电路，两种描速方式可能描速了同一个电路。
所以到底选哪种合适呢？
其实一般情况下，条件比较单一，一般选case；
条件比较复杂，或明显具有优先等级的，一般选if-else；
综合器会根据代码综合出适合的电路，个人认为，不用太多杠这个东西吧，纯属根据描速需求来定要用哪个结构。