verilog中if else和case语句有什么区别？

xiaowuzxc · 发表于 2023-1-18 13:22:27

ieee只规定了语法层面的意义，没有规定综合器的具体实现方式，这种问题就变成典型的“面向综合器的数字逻辑设计”，公说公有理婆说婆有理。

zhengdengdeng · 发表于 2023-3-21 16:52:19

当case中条件有多个是重叠的情况可以看出case是有优先级的比如
{int2,int1,int0} = 3'b0;
case(sel)
3'b1??:int2 = 1'b1;
3'b?1?:int1 = 1'b1;
3'b??1:int0 = 1'b1;
endcase
最后综合结果就是111时从条件1跳出

同时if和case在判断信号是多bit时，dc都喜欢用与或非这些门搭建电路

zhengdengdeng · 发表于 2023-3-21 16:54:47

zhengdengdeng 发表于 2023-3-21 16:52
当case中条件有多个是重叠的情况可以看出case是有优先级的比如
{int2,int1,int0} = 3'b0;
case(sel)

正常来说case各个条件都不会有冲突重叠，所以都可以看成是并行，但是又冲突重叠时可以看到具有优先级

yasimi · 发表于 2023-10-26 09:34:43

if-else和case的串并二象性

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