verilog中if else和case语句有什么区别？

tjzcl · 发表于 2013-7-17 21:21:09

犀利，小白学习了！

教父 · 发表于 2013-7-19 11:16:42

这样两个综合出来的结果不一样。可以去看看Synopsys 的Design Complier manual

中科张宇 · 发表于 2013-7-23 15:11:35

结合自己的应用，特意查了下资料，if-else语句可以实现有优先级的电路，而case语句，一个case分项的分支表达式的值必须互不相同，否则就会出现矛盾现象(对表达式的同一个值，有多种执行方案)。对于那些分支表达式中存在不定值x和高阻值z时，case语句提供了处理这种情况的手段。下面的两个例子介绍了处理x, z值case语句

xiaojia102003 · 发表于 2013-7-23 17:11:55

带优先级if else的路径长一些，case是并行结构，路径短，速度快。不过4选1的综合工具会优化，差别应该不大，可以试试16选1的。

dkjhl623 · 发表于 2013-8-15 11:03:54

学习了

vivzzm131 · 发表于 2013-8-21 16:55:16

学习了

五湖78910海 · 发表于 2013-8-22 16:07:25

学习了。。。。。

yucaoxilin · 发表于 2013-8-22 19:34:12

我也觉得if-else带有优先级，路径会长些……case没得优先级，路径会短些……

erander1985 · 发表于 2013-8-23 11:18:39

当条件少时用ifelse，条件都时用case，综合出来效果不一样。

a643568601 · 发表于 2013-8-27 17:17:13

case 是并行执行。

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